Publication
Adaptive error-prediction aging sensor for synchronous digital circuits
| dc.contributor.advisor | Semião, Jorge Filipe Leal Costa | |
| dc.contributor.author | Martins, Celestino Virtudes Dias | |
| dc.date.accessioned | 2014-01-07T10:35:18Z | |
| dc.date.available | 2014-01-07T10:35:18Z | |
| dc.date.issued | 2012 | |
| dc.description | Dissertação de mest., Engenharia Eléctrica e Electrónica (Tecnologias da Informação e Telecomunicações), Instituto Superior de Engenharia, Univ. do Algarve, 2012 | por |
| dc.description.abstract | This paper presents a new approach on aging sensors for synchronous digital circuits. An Adaptive Error-Prediction Flip-Flop (AEP-FF) architecture with built-in aging sensor is proposed, to perform on-line monitoring of long-term performance degradation of CMOS digital systems, regardless of their origin. The main advantage is that the sensor’s performance degradation works in favor of the predictive error detection. Moreover, the sensor is out of the signal path, which allows sensor insertion with negligible performance penalty to the circuit. Performance error prediction is implemented by the detection of late transitions at flip-flop data input, caused by aging (namely, due to NBTI), by physical defects activated by long lifetime operation, or by other low drift operation dependent performance degradations. Performance errors must not occur in safety-critical systems (automotive, health, space), which highlights the importance of the Performance Failure Prediction (PFP) methodology. Sensors can be always active, to enhanced Predictive Fault-Detection (PFD), without reducing its sensing capability (in fact, aging degradations over the sensor itself enhances its sensitivity to PFD). Extensive SPICE simulations were performed with a 65 nm CMOS technology, which uses Berkeley Predictive Technology Models (PTM), to characterize in detail the sensor, and to compare it with previously developed solutions. Simulations show sensor advantages over the existing aging sensors and sensor insertion and operation is validated with two benchmark circuits. It is shown that the impact of aging degradation and/or PVT (Process, power supply Voltage and Temperature) variations on the sensor enhance error prediction. | por |
| dc.description.abstract | Este trabalho introduz uma nova abordagem aos sensores de envelhecimento para circuitos digitais síncronos. É proposta uma nova arquitectura para um flip-flop com previsão de erros adaptativa (AEP-FF) para realizar a monitorização on-line da perda de performance a longo prazo de sistemas digitais CMOS, independentemente da sua causa. O AEP-FF integra um FF do tipo TG-MSFF (Transmission Gate Master Slave Flip-Flop) e um sensor de envelhecimento composto por um elemento de atraso (DE) ligado a um analisador de estabilidade (SC). A entrada do DE está ligada no nó de saída da master latch do FF, e a entrada do SC está ligada na saída do DE. A saída do SC é a saída do sensor do envelhecimento. Durante o semi-ciclo negativo, qualquer sinal na entrada de dados do flip-flop é transmitido para a saída da master latch e atrasado pelo DE. Durante este período, o SC ignora quaisquer sinais na sua entrada e mantém a sua saída constante. Quando o sinal de relógio comuta para o semi-ciclo positivo, a porta de transmissão da master latch isola a entrada do FF, e a saída do FF é actualizada. No semi-ciclo positivo, o SC fica activo e qualquer variação que ocorra na sua entrada irá ser sinalizada na saída do sensor de envelhecimento. Ou seja, se o sinal na entrada do FF mudar de valor no instante anterior ao flanco ascendente de relógio, essa variação pode propagar-se para o semi-ciclo positivo do sinal de relógio e ser detectada pelo SC, dependendo do momento em ocorra e do tempo de atraso do DE. O SC integra uma latch para manter a sua saída activa indefinidamente após uma primeira detecção. Uma entrada de reset, no SC, permite repor a saída no nível lógico baixo. Como flip-flop, AEP-FF comporta-se como um flip-flop tipo D positive-edge trigger, actualizando a sua saída no flanco ascendente do sinal de relógio. A previsão de erros de performance consegue-se pela detecção de atrasos anormais do sinal na entrada de dados do flip-flop, provocados por envelhecimento (nomeadamente por NBTI), por variações de processo, tensão de alimentação ou temperatura (PVT), por defeitos físicos latentes, ou por quaisquer outras causas que provoquem a perda gradual de performance do circuito sob teste, antes que esses atrasos possam causar algum dano na operação do circuito. Em última instancia, o atraso na propagação de sinal, num bloco combinatório de um circuito, pode tornar-se suficientemente alto para impedir que o tempo de setup do flip-flop que termina esse caminho seja garantido, causando uma falha na captura do valor e consequente erro de funcionamento. Esta situação é altamente prejudicial nos circuitos digitais síncronos, uma classe que representa a maioria dos dispositivos electrónicos disponíveis no mercado. A previsão de erros de performance representa uma solução potencial para os problemas de fiabilidade e de performance nas nanotecnologias, onde os procedimentos tradicionais como o burn-in ou a inclusão de bandas de guarda fixas se tornam impraticáveis e/ou muito dispendiosos. A variabilidade, um problema tipicamente reservado aos circuitos analógicos, tornou-se na principal causa de falha dos circuitos digitais quando a tecnologia evoluiu para as escalas nanométricas. As reduzidas dimensões físicas dos novos transístores e o aumento na complexidade dos circuitos integrados tornou os novos circuitos mais susceptíveis a variações no processo de fabrico, nas condições de operação e operacionais, tendo como consequência o fabrico de dispositivos mais frágeis, com maior probabilidade de falharem nos primeiros meses de vida, e com tempos de vida útil esperados inferiores aos das tecnologias anteriores. O conceito de Previsão de Erros de Performance (PFP) é de extrema importância em sistemas críticos (automóvel, saúde, aeroespacial) onde não podem ocorrer erros. Este conceito, quando associado a mecanismos que permitam o ajuste das condições de funcionamento do circuito (e.g. frequência, tensão de alimentação) às condições de operação do mesmo (temperatura, tensão de alimentação), pode também ser usado para optimizar a performance do circuito, ou o seu consumo de energia, sem comprometer a sua fiabilidade. Face a outras propostas, uma das principais vantagens do AEP-FF é a introdução de um novo conceito, onde a perda de performance do próprio sensor melhora a sua capacidade de previsão de erros. Os efeitos do envelhecimento, do aumento de temperatura e da diminuição na tensão de alimentação (VTA), aumentam a banda de guarda do sensor e melhoram a sua capacidade de prever erros (PFD), permitindo que o AEP-FF possa estar sempre ligado sem comprometer o seu funcionamento. Outra inovação é introduzida na banda de guarda, que não é definida por um sinal externo síncrono com o sinal de relógio, mas sim através de um atraso extra provocado no sinal de dados, na entrada do flip-flop. No sensor de envelhecimento, nenhum dos seus elementos tem de ser resiliente a variações de VTA e circuitos simples são usados para implementar o DE e definir a banda de guarda. Além dos circuitos propostos, o DE pode ser implementado por qualquer outro circuito que provoque um atraso de sinal, tornando mais versátil a aplicação do AEP-FF em diferentes circuitos. O AEP-FF utiliza um número reduzido de transístores, o que resulta num baixo custo de área na sua implementação, e a sua aplicação tem pouco impacto na performance do circuito alvo, pois o sensor fica desconectado das linhas de sinal. Com o sensor de envelhecimento integrado no flip-flop é mais fácil a sua inserção nos circuitos alvo. O conceito, estudado e desenvolvido em tecnologia de 65nm, pode ser transportado posteriormente para nanotecnologias mais recentes, usando MOSFETs de menor dimensão, uma vez que a arquitectura do sensor é transversal a toda a tecnologia CMOS. Várias simulações em SPICE foram realizadas com tecnologia CMOS de 65nm, recorrendo a modelos “Berkeley Predictive Technology Models (PTM)”, para caracterizar em detalhe o sensor e compará-lo com outras soluções já propostas. As simulações demonstram as vantagens do novo sensor face aos outros sensores de envelhecimento e a sua operação é validade em testes com circuitos de referência. É demonstrado que as degradações provocadas por envelhecimento e variações de PVT (Processo, Tensão de alimentação e Temperatura) contribuem positivamente para a capacidade de previsão de erros do sensor. | por |
| dc.identifier.uri | http://hdl.handle.net/10400.1/3280 | |
| dc.language.iso | eng | por |
| dc.peerreviewed | yes | por |
| dc.subject | Circuitos digitais síncronos | por |
| dc.subject | Sensor de envelhecimento | por |
| dc.title | Adaptive error-prediction aging sensor for synchronous digital circuits | por |
| dc.title.alternative | Sensor de envelhecimento com previsão de erros adaptativa para circuitos digitais síncronos | por |
| dc.type | master thesis | |
| dspace.entity.type | Publication | |
| rcaap.rights | openAccess | por |
| rcaap.type | masterThesis | por |
| thesis.degree.grantor | Universidade do Algarve. Instituto Superior de Engenharia | por |
| thesis.degree.level | Mestre | por |
| thesis.degree.name | Mestrado em Engenharia Elétrica e Eletrónica. Tecnologias da Informação e Telecomunicações | por |
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